客製化ASIC廠商創意電子（3443）推出第2代16奈米高頻寬記憶體（HBM）實體層（PHY）與控制器（Controller），採用已通過矽驗證的中介層（interposer）設計與 CoWoS（Chip on Wafer on Substrate）封裝。這個創新的超高容量記憶體解決方案正是為了滿足人工智慧（AI）、深度學習（DL）及各種高效能運算（HPC） 應用與日俱增的需求。
GUC資深研發副總梁景哲表示：「在 HBM 研發上採用 3D 記憶體技術，相關的研發深度及衍生費用相當驚人，因此此次的發表別具意義，這是我們首次將最新 HBM 實體層/控制器IP整合到SoC，透過GUC 所設計的中介層來存取堆疊記憶體晶粒，然後以 CoWoS 2.5D技術來完成封裝。我們預期高速且低功耗的 256GB/s HBM IP 將提供 DRAM 前所未有的效能，並提升高階運算工作的反應速度。」
高頻寬記憶體 (HBM) 是運用在 3D 堆疊 DRAM 的高效能記憶體介面，通常與高效能圖形加速器或網路裝置結合使用，在2013年由JEDEC 採用成為業界標準，而第二代HBM2 也於2016 年1月由JEDEC 採用。
HBM2 是使用在 SoC 設計上的下一代記憶體協定，可達到 2Gb/s 單一針腳頻寬、最高1024支針腳(PIN)，總頻寬 256GB/s (Giga Byte per second)。1024 針腳的HBM2 PHY使用矽穿孔 (through-silicon via) 與 8-Hi (8層)DDR晶片堆疊 (chip stack)做連結，這樣的設計需要採用台積電的先進2.5D封裝技術 CoWoS。CoWoS 使用次微米等級矽晶介面 (中介層)，將多個晶片整合到單一封裝內，能夠進一步提高效能、降低功耗，達到更小尺寸。
在整個解決方案的設計與驗證中，GUC製造處執行中介層和基體(substrate)設計，管理整個封裝結構，研發處設計HBM2 PHY與控制器IP，確保符合JESD235A規範並提供具競爭力的面積及功耗，晶片設計處成功完成SoC並整合HBM2實體層及控制器，因此GUC能成功使用CoWoS 技術來整合GUC SOC、中介層與封裝設計、HBM2晶片以驗證所有設計、封裝及測試方案。
GUC總經理陳超乾表示：「這項任務極其複雜，需要團隊合作與技術能力，以克服高效能運算的挑戰，而這些挑戰正是未來許多創新發展的基石。」
GUC HBM2 PHY與控制器目前已為台積電16奈米製程技術裝置供貨，不久將推出台積電7奈米製程的HBM2實體層和控制器IP。GUC 也提供完整設計套件以利加速全系統發展流程，套件包含資料表(datasheet)、產品簡介(product brief)、發布通知 (release note)、Verilog 模型 (behavior model)、時序模型(timing model)、LEF 模型、GDS、網表 (netlist) 及 DRC/LVS/ERC/ANT 報告。（蕭文康／台北報導）
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